MEMORY INDUSTRY INTELLIGENCE
왜 모두가 하이브리드 본딩에 대해 이야기하는가, 그리고 누가 경쟁에 뛰어들었는가
한국어 번역·요약·분석
원문 제목: Why Everyone Is Talking About Hybrid Bonding, and Who Is in the Race
핵심 요약
트렌드포스는 첨단 패키징이 반도체 산업에서 주목받는 이유로 트랜지스터 스케일링의 물리적 한계를 들며, 칩렛 적층과 이종 집적이 빠르게 진행 중이라고 전망했다. 2.5D 패키징(CoWoS, EMIB)과 3D 패키징(SoIC, Foveros Direct 3D)을 비교하고, TSMC SoIC는 2025년 6µm 본드 피치로 양산을 시작해 2029년 4.5µm로 확장할 것으로 예상되며, Intel Foveros Direct는 2026년 상반기 9µm 피치로 볼륨 양산에 도달하고 3µm 2세대가 로드맵에 있다고 밝혔다. 3D IC가 로직-온-로직뿐 아니라 메모리-온-로직(3D DRAM) 가능성을 열고, CPO(TSMC COUPE, ASE SiPh Optical Engine, Intel OCI, GlobalFoundries SCALE)로 3D 패키징 복잡성이 높아진다고 분석했다. 유료 본문에서는 마이크로범프+TCB 대 하이브리드 본딩 채택, 본더 공급사 정렬 정확도, 본딩 외 3가지 과제, TSMC SoIC 캐파 계획과 Besi 수주라는 두 지표를 다룬다고 예고했다.
메모리 산업 영향 분석
이 원문은 첨단 패키징(2.5D/3D IC, 하이브리드 본딩, CPO)의 기술 동향과 로드맵을 다루며, 메모리 산업과의 직접 연결은 3D DRAM 아키텍처 언급과 HBM이 2.5D 패키징을 통해 3D IC와 통합된다는 서술에 한정된다. 원문에서 확인된 사실은 TSMC SoIC가 2025년 6µm 피치로 양산을 시작했고 2029년 4.5µm 피치로 확장 예상된다는 것, Intel Foveros Direct가 2026년 상반기 9µm 피치로 볼륨 양산에 도달했고 3µm 2세대가 로드맵에 있다는 것, TSMC COUPE가 NVIDIA Spectrum-X Photonics와 Tomahawk 6-Davisson에 적용되었다는 것이다. 분석가 가설로는 하이브리드 본딩 성숙이 HBM 적층 피치·열 관리·대역폭에 영향을 줄 수 있고, 3D DRAM이 상용화되면 DRAM 계층 이동(로직 위 DRAM)이 발생할 수 있으나, 원문은 3D DRAM을 가능성으로만 언급하고 양산·채택·수율 근거를 제시하지 않았다. 따라서 메모리 공급 배분·고객 인증·제품 믹스·투자 일정에 대한 직접적 영향은 미확인이며, 판단 변경 조건은 TSMC SoIC 캐파 계획과 Besi 수주 지표가 공개되고 HBM 세대별 본딩 방식 채택이 확인될 때이다. 반대 근거로는 하이브리드 본딩이 로직-온-로직에 먼저 적용되고 메모리 적용은 별도 검증이 필요하다는 점, CPO는 메모리 제품이 아니라 연결 기술이라는 점이다. research_topics의 HBM·첨단 패키징 질문은 본문에서 부분적으로만 답변되며, 서버 DDR·LPDDR·SOCAMM, NAND·eSSD·HBF, 장비·소재 공급망 질문은 이 원문만으로 답할 수 없어 미확인으로 남긴다.
한국어 번역 읽기
수집된 원문 v1의 전체 본문 기준 · 4741자
_**TrendForce 2026 샌프란시스코 로드쇼가 10월 16일에 열립니다. 첨단 패키징이 파운드리 산업을 어떻게 재편하는지, 최신 AI 서버 및 데이터센터 시장 동향과 함께, 이것이 글로벌 AI 인프라의 미래에 무엇을 의미하는지 풀어보기 위해 참여하세요: [여기에서 등록](https://seminar.trendforce.com/Roadshow/SanFrancisco2026/US/index?utm_source=tf_substack&utm_medium=post&utm_campaign=roadshowsanfrancisco_2026).**_
8월의 OCP APAC과 Hot Chips부터 9월의 SEMICON Taiwan에 이르기까지, 첨단 패키징은 반도체 산업 전반에서 계속 주목을 받아 왔습니다. 첨단 패키징이 왜 중요한가? 트랜지스터 스케일링이 물리적 한계에 접근하고 있기 때문에, 단일 패키지 내에서 효율을 극대화하기 위해 업계는 칩렛 적층과 이종 집적으로 빠르게 이동하고 있습니다.
[이전 기사](https://insights.trendforce.com/p/advanced-packaging-market-trends)에서 우리는 첨단 패키징 시장 전체를 살펴보았습니다. 또한 두 주요 2.5D 플랫폼인 TSMC의 CoWoS와 Intel의 EMIB를 사양과 주요 고객 측면에서 비교했습니다. 이번 기사는 3D 패키징, 특히 하이브리드 본딩으로 눈을 돌립니다.
[](https://substackcdn.com/image/fetch/$s_!pgMM!,f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fsubstack-post-media.s3.amazonaws.com%2Fpublic%2Fimages%2Fbddcf61d-064d-41dd-930b-da9d8252fcf9_1080x560.jpeg)
_빠른 복습:_ 2.5D 패키징은 라우팅 밀도가 매우 높은 인터포저를 사용해 다이 간 신호 전송을 더 빠르고 전력 소모를 낮춥니다. 예로는 TSMC의 CoWoS와 Intel의 EMIB(전체 인터포저 대신 기판에 작은 실리콘 브리지를 내장)가 있습니다.
3D 패키징은 다이를 수직으로 적층해 다이 간 통신 거리를 단축합니다. TSMC의 SoIC와 Intel의 Foveros Direct 3D가 그 예입니다. 둘 다 2.5D와 3D 패키징을 단일 아키텍처에 결합한 통합 "3.5D" 솔루션을 가능하게 합니다. 여러 칩이 수직으로 적층되어 단일 복합 IC가 되고, 이는 다시 2.5D 패키징을 통해 HBM 또는 기타 주변 IC와 통합됩니다.
TSMC에 따르면, 3D 인터커넥트를 사용하는 SoIC는 2.5D 인터커넥트를 사용하는 CoWoS 대비 56배의 인터커넥트 밀도와 5배의 전력 효율을 제공합니다. TSMC는 2025년 6µm 본드 피치로 SoIC 양산을 시작했으며, 2029년까지 SoIC를 4.5µm 피치로 더 확장할 것으로 예상합니다.
Intel 측에서는 Foveros Direct가 2026년 상반기에 Clearwater Forest Xeon 6+와 함께 9µm 본드 피치로 볼륨 양산에 도달했습니다. 3µm를 목표로 하는 2세대가 로드맵에 있습니다.
> _**관련 보고서: [2026년 2분기 글로벌 파운드리 톱10 매출 순위](https://www.trendforce.com/research/download/RP260904AR2?utm_source=tf_substack&utm_medium=post)**_
3D IC는 로직-온-로직 적층을 가능하게 할 뿐만 아니라, 메모리-온-로직 또는 로직-온-메모리 적층의 가능성도 열어줍니다. 예를 들어, 3D DRAM 아키텍처는 DRAM을 로직 다이 위에 직접 배치합니다.
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3D DRAM의 아키텍처. 출처: SK하이닉스
3D IC의 기반 위에서, 업계는 또한 광학 부품을 소형화하고 실리콘 칩에 통합하며 EIC와 함께 패키징해 광학 엔진을 형성하려고 노력하고 있습니다. 이 기술은 CPO로 알려져 있습니다. 이 패러다임은 3D 패키징의 복잡성을 더욱 높입니다. 한 예로 TSMC의 COUPE가 있으며, 이는 하이브리드 본딩을 활용해 EIC와 PIC를 통합합니다. COUPE는 NVIDIA의 Spectrum-X Photonics와 Tomahawk 6-Davisson에 적용되었습니다.
ASE는 마이크로범프 기술을 사용해 EIC와 PIC를 수직으로 본딩하는 SiPh Optical Engine을 도입했습니다. Intel은 레이저를 PIC에 통합한 OCI(Optical Compute Interconnect) 칩을 출시했으며, GlobalFoundries는 FAU와 Fiber Array를 결합한 SCALE(Silicon Photonics Co-packaged Advanced Light Engine) 플랫폼을 공개했습니다.
**유료 장벽 뒤에서 우리는 다음을 탐구합니다:**
* **마이크로범프 + TCB 대 하이브리드 본딩, 그리고 각각이 채택되는 곳**
* **주요 하이브리드 본더 공급사 간 정렬 정확도, 그리고 누가 격차를 좁히고 있는가**
* **본딩 외 세 가지 과제, 그리고 업계가 대응하는 방법**
* **추적할 두 지표: TSMC의 SoIC 캐파 계획과 Besi의 수주**
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> _**관련 보고서: [2026 3D IC 전망: SoIC 램프업, STCO의 부상](https://www.trendforce.com/research/download/RP260904VY?utm_source=tf_substack&utm_medium=post)**_
8월의 OCP APAC과 Hot Chips부터 9월의 SEMICON Taiwan에 이르기까지, 첨단 패키징은 반도체 산업 전반에서 계속 주목을 받아 왔습니다. 첨단 패키징이 왜 중요한가? 트랜지스터 스케일링이 물리적 한계에 접근하고 있기 때문에, 단일 패키지 내에서 효율을 극대화하기 위해 업계는 칩렛 적층과 이종 집적으로 빠르게 이동하고 있습니다.
[이전 기사](https://insights.trendforce.com/p/advanced-packaging-market-trends)에서 우리는 첨단 패키징 시장 전체를 살펴보았습니다. 또한 두 주요 2.5D 플랫폼인 TSMC의 CoWoS와 Intel의 EMIB를 사양과 주요 고객 측면에서 비교했습니다. 이번 기사는 3D 패키징, 특히 하이브리드 본딩으로 눈을 돌립니다.
[](https://substackcdn.com/image/fetch/$s_!pgMM!,f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fsubstack-post-media.s3.amazonaws.com%2Fpublic%2Fimages%2Fbddcf61d-064d-41dd-930b-da9d8252fcf9_1080x560.jpeg)
_빠른 복습:_ 2.5D 패키징은 라우팅 밀도가 매우 높은 인터포저를 사용해 다이 간 신호 전송을 더 빠르고 전력 소모를 낮춥니다. 예로는 TSMC의 CoWoS와 Intel의 EMIB(전체 인터포저 대신 기판에 작은 실리콘 브리지를 내장)가 있습니다.
3D 패키징은 다이를 수직으로 적층해 다이 간 통신 거리를 단축합니다. TSMC의 SoIC와 Intel의 Foveros Direct 3D가 그 예입니다. 둘 다 2.5D와 3D 패키징을 단일 아키텍처에 결합한 통합 "3.5D" 솔루션을 가능하게 합니다. 여러 칩이 수직으로 적층되어 단일 복합 IC가 되고, 이는 다시 2.5D 패키징을 통해 HBM 또는 기타 주변 IC와 통합됩니다.
TSMC에 따르면, 3D 인터커넥트를 사용하는 SoIC는 2.5D 인터커넥트를 사용하는 CoWoS 대비 56배의 인터커넥트 밀도와 5배의 전력 효율을 제공합니다. TSMC는 2025년 6µm 본드 피치로 SoIC 양산을 시작했으며, 2029년까지 SoIC를 4.5µm 피치로 더 확장할 것으로 예상합니다.
Intel 측에서는 Foveros Direct가 2026년 상반기에 Clearwater Forest Xeon 6+와 함께 9µm 본드 피치로 볼륨 양산에 도달했습니다. 3µm를 목표로 하는 2세대가 로드맵에 있습니다.
> _**관련 보고서: [2026년 2분기 글로벌 파운드리 톱10 매출 순위](https://www.trendforce.com/research/download/RP260904AR2?utm_source=tf_substack&utm_medium=post)**_
3D IC는 로직-온-로직 적층을 가능하게 할 뿐만 아니라, 메모리-온-로직 또는 로직-온-메모리 적층의 가능성도 열어줍니다. 예를 들어, 3D DRAM 아키텍처는 DRAM을 로직 다이 위에 직접 배치합니다.
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3D DRAM의 아키텍처. 출처: SK하이닉스
3D IC의 기반 위에서, 업계는 또한 광학 부품을 소형화하고 실리콘 칩에 통합하며 EIC와 함께 패키징해 광학 엔진을 형성하려고 노력하고 있습니다. 이 기술은 CPO로 알려져 있습니다. 이 패러다임은 3D 패키징의 복잡성을 더욱 높입니다. 한 예로 TSMC의 COUPE가 있으며, 이는 하이브리드 본딩을 활용해 EIC와 PIC를 통합합니다. COUPE는 NVIDIA의 Spectrum-X Photonics와 Tomahawk 6-Davisson에 적용되었습니다.
ASE는 마이크로범프 기술을 사용해 EIC와 PIC를 수직으로 본딩하는 SiPh Optical Engine을 도입했습니다. Intel은 레이저를 PIC에 통합한 OCI(Optical Compute Interconnect) 칩을 출시했으며, GlobalFoundries는 FAU와 Fiber Array를 결합한 SCALE(Silicon Photonics Co-packaged Advanced Light Engine) 플랫폼을 공개했습니다.
**유료 장벽 뒤에서 우리는 다음을 탐구합니다:**
* **마이크로범프 + TCB 대 하이브리드 본딩, 그리고 각각이 채택되는 곳**
* **주요 하이브리드 본더 공급사 간 정렬 정확도, 그리고 누가 격차를 좁히고 있는가**
* **본딩 외 세 가지 과제, 그리고 업계가 대응하는 방법**
* **추적할 두 지표: TSMC의 SoIC 캐파 계획과 Besi의 수주**
[](https://substackcdn.com/image/fetch/$s_!-mt1!,f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fsubstack-post-media.s3.amazonaws.com%2Fpublic%2Fimages%2Fed4d93cc-27d6-4543-9d91-68cf545f0bf2_1080x560.png)
> _**관련 보고서: [2026 3D IC 전망: SoIC 램프업, STCO의 부상](https://www.trendforce.com/research/download/RP260904VY?utm_source=tf_substack&utm_medium=post)**_
브리프용 요약 초안
트렌드포스는 3D 패키징과 하이브리드 본딩이 칩렛·이종 집적의 핵심으로 부상하고 있다고 전망했다. TSMC SoIC는 2025년 6µm 피치 양산 후 2029년 4.5µm 확장 예상, Intel Foveros Direct는 2026년 상반기 9µm 피치 볼륨 양산에 도달했고 3µm 2세대가 로드맵에 있다. 3D DRAM 가능성과 CPO 확산이 언급되었으나 메모리 양산·채택 근거는 미확인이다.
원문 텍스트
원문 열기 ↗_**TrendForce 2026 San Francisco Roadshow arrives October 16. Join us to unpack how advanced packaging is reshaping the foundry industry, alongside the latest AI server and data center market dynamics, and what they mean for the future of global AI infrastructure: [REGISTER HERE](https://seminar.trendforce.com/Roadshow/SanFrancisco2026/US/index?utm\_source=tf\_substack&utm\_medium=post&utm\_campaign=roadshowsanfrancisco\_2026).**_
From OCP APAC and Hot Chips in August through SEMICON Taiwan in September, advanced packaging has continued to gain momentum across the semiconductor industry. Why does advanced packaging matter? Transistor scaling is approaching its physical limits, so to maximize efficiency within a single package, the industry is moving rapidly toward chiplet stacking and heterogeneous integration.
In our [previous article](https://insights.trendforce.com/p/advanced-packaging-market-trends), we looked at the advanced packaging market as a whole. We also compared TSMC’s CoWoS and Intel’s EMIB, the two leading 2.5D platforms, on specifications and key customers. This article turns to 3D packaging, and to hybrid bonding in particular.
[](https://substackcdn.com/image/fetch/$s_!pgMM!,f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fsubstack-post-media.s3.amazonaws.com%2Fpublic%2Fimages%2Fbddcf61d-064d-41dd-930b-da9d8252fcf9_1080x560.jpeg)
_Quick recap:_ 2.5D packaging uses an interposer with extremely high routing density, enabling faster signal transmission and lower power consumption between dies. Examples include TSMC’s CoWoS and Intel’s EMIB (which embeds a small silicon bridge in the substrate instead of using a full interposer).
3D packaging stacks dies vertically to shorten the communication distance between them, as in TSMC’s SoIC and Intel’s Foveros Direct 3D. Both enable an integrated “3.5D” solution that combines 2.5D and 3D packaging in a single architecture. Multiple chips are vertically stacked into a single composite IC, which is then integrated with HBM or other peripheral ICs through 2.5D packaging.
According to TSMC, SoIC with 3D interconnect offers 56x interconnect density and 5x power efficiency over CoWoS with 2.5D interconnect. TSMC commenced mass production of SoIC with a 6µm bond pitch in 2025, and the company expects to further scale SoIC to a 4.5µm pitch by 2029.
On the Intel side, Foveros Direct reached volume production in 1H26 with the Clearwater Forest Xeon 6+ at a 9µm bond pitch. A second generation targeting 3µm is on the roadmap.
> _**Related report: [2Q26 Revenue Ranking among Top 10 Global Foundries](https://www.trendforce.com/research/download/RP260904AR2?utm\_source=tf\_substack&utm\_medium=post)**_
Not only does 3D IC enable logic-on-logic stacking, but it also opens up possibilities for memory-on-logic or logic-on-memory stacking. For example, 3D DRAM architecture places DRAM directly on top of the logic die.
[](https://substackcdn.com/image/fetch/$s_!b7dl!,f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fsubstack-post-media.s3.amazonaws.com%2Fpublic%2Fimages%2F1e4fc7c5-5c9f-4895-9b97-f4e86ab30f5d_827x548.jpeg)
Architecture of 3D DRAM. Source: SK hynix
Building upon the foundation of 3D ICs, the industry is also striving to miniaturize optical components, integrate them into silicon chips, and co-package them with EICs to form optical engines, a technology known as CPO. This paradigm further elevates the complexity of 3D packaging. One example is TSMC’s COUPE, which utilizes hybrid bonding to integrate EICs and PICs. COUPE has been applied in NVIDIA’s Spectrum-X Photonics and Tomahawk 6-Davisson.
ASE has introduced its SiPh Optical Engine, which uses micro-bump technology to vertically bond the EIC and PIC. Intel has launched the OCI (Optical Compute Interconnect) chip that integrates the laser into the PIC, while GlobalFoundries has unveiled the SCALE (Silicon Photonics Co-packaged Advanced Light Engine) platform, which combines FAU and Fiber Array.
**Behind the paywall, we explore:**
* **Micro-bump + TCB vs. hybrid bonding, and where each is adopted**
* **Alignment accuracy across major hybrid bonder suppliers, and who is closing the gap**
* **Three challenges beyond bonding, and how the industry is responding**
* **Two indicators to track: TSMC’s SoIC capacity plan and Besi’s order intake**
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> _**Related report: [2026 3D IC Outlook: SoIC Ramp-Up, Rise of STCO](https://www.trendforce.com/research/download/RP260904VY?utm\_source=tf\_substack&utm\_medium=post)**_
From OCP APAC and Hot Chips in August through SEMICON Taiwan in September, advanced packaging has continued to gain momentum across the semiconductor industry. Why does advanced packaging matter? Transistor scaling is approaching its physical limits, so to maximize efficiency within a single package, the industry is moving rapidly toward chiplet stacking and heterogeneous integration.
In our [previous article](https://insights.trendforce.com/p/advanced-packaging-market-trends), we looked at the advanced packaging market as a whole. We also compared TSMC’s CoWoS and Intel’s EMIB, the two leading 2.5D platforms, on specifications and key customers. This article turns to 3D packaging, and to hybrid bonding in particular.
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_Quick recap:_ 2.5D packaging uses an interposer with extremely high routing density, enabling faster signal transmission and lower power consumption between dies. Examples include TSMC’s CoWoS and Intel’s EMIB (which embeds a small silicon bridge in the substrate instead of using a full interposer).
3D packaging stacks dies vertically to shorten the communication distance between them, as in TSMC’s SoIC and Intel’s Foveros Direct 3D. Both enable an integrated “3.5D” solution that combines 2.5D and 3D packaging in a single architecture. Multiple chips are vertically stacked into a single composite IC, which is then integrated with HBM or other peripheral ICs through 2.5D packaging.
According to TSMC, SoIC with 3D interconnect offers 56x interconnect density and 5x power efficiency over CoWoS with 2.5D interconnect. TSMC commenced mass production of SoIC with a 6µm bond pitch in 2025, and the company expects to further scale SoIC to a 4.5µm pitch by 2029.
On the Intel side, Foveros Direct reached volume production in 1H26 with the Clearwater Forest Xeon 6+ at a 9µm bond pitch. A second generation targeting 3µm is on the roadmap.
> _**Related report: [2Q26 Revenue Ranking among Top 10 Global Foundries](https://www.trendforce.com/research/download/RP260904AR2?utm\_source=tf\_substack&utm\_medium=post)**_
Not only does 3D IC enable logic-on-logic stacking, but it also opens up possibilities for memory-on-logic or logic-on-memory stacking. For example, 3D DRAM architecture places DRAM directly on top of the logic die.
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Architecture of 3D DRAM. Source: SK hynix
Building upon the foundation of 3D ICs, the industry is also striving to miniaturize optical components, integrate them into silicon chips, and co-package them with EICs to form optical engines, a technology known as CPO. This paradigm further elevates the complexity of 3D packaging. One example is TSMC’s COUPE, which utilizes hybrid bonding to integrate EICs and PICs. COUPE has been applied in NVIDIA’s Spectrum-X Photonics and Tomahawk 6-Davisson.
ASE has introduced its SiPh Optical Engine, which uses micro-bump technology to vertically bond the EIC and PIC. Intel has launched the OCI (Optical Compute Interconnect) chip that integrates the laser into the PIC, while GlobalFoundries has unveiled the SCALE (Silicon Photonics Co-packaged Advanced Light Engine) platform, which combines FAU and Fiber Array.
**Behind the paywall, we explore:**
* **Micro-bump + TCB vs. hybrid bonding, and where each is adopted**
* **Alignment accuracy across major hybrid bonder suppliers, and who is closing the gap**
* **Three challenges beyond bonding, and how the industry is responding**
* **Two indicators to track: TSMC’s SoIC capacity plan and Besi’s order intake**
[](https://substackcdn.com/image/fetch/$s_!-mt1!,f_auto,q_auto:good,fl_progressive:steep/https%3A%2F%2Fsubstack-post-media.s3.amazonaws.com%2Fpublic%2Fimages%2Fed4d93cc-27d6-4543-9d91-68cf545f0bf2_1080x560.png)
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