MEMORY INDUSTRY INTELLIGENCE
CXL® 2.0 사양: 메모리 풀링 – 웨비나 질문 답변 파트 2 - Compute Express Link
한국어 번역·요약·분석
원문 제목: CXL® 2.0 Specification: Memory Pooling – Questions from the Webinar Part 2 - Compute Express Link
핵심 요약
CXL 컨소시엄 웨비나에서 CXL 2.0 사양의 메모리 풀링 기능과 인벤토리·자원 할당을 위한 표준 패브릭 관리자(Fabric Manager)가 소개되었다. 이 문서는 스위칭, 다중 논리 장치(MLD), 기타 메모리 풀링 관련 질문에 대한 답변을 제공한다. 스위치 없는 풀링에서는 각 포트가 호스트에 SLD 장치로 표시되며, 풀링은 CXL Type-3 장치에만 제한된다. MLD는 논리 장치별로 CXL.io 구성 공간과 CXL.mem 메모리 공간을 가지며, 대역폭 할당은 패브릭 관리자가 구성한다. CXL 2.0은 장치 물리 메모리의 다중 호스트 공유를 지원하지 않으며, CXL 기반 DDR 메모리 접근 지연 시간은 로컬 DDR과 유사해야 한다고 언급되었다.
메모리 산업 영향 분석
이 문서는 CXL 2.0 사양의 메모리 풀링 기능에 대한 기술적 설명으로, 메모리 산업에 직접적인 영향을 미치는 제품 출하·투자 계획·고객 채택 사례는 포함하지 않는다. CXL은 연결 프로토콜이며, CXL 기반 DDR 메모리는 서버 DDR과 동일한 DRAM 규격을 사용할 수 있으나, CXL 메모리 풀링은 서버 DDR 총량에 별도로 합산하지 않는다. 원문에서 확인된 사실은 풀링이 CXL Type-3 장치에만 제한되고, CXL 2.0이 장치 물리 메모리의 다중 호스트 공유를 지원하지 않으며, 대역폭 할당이 패브릭 관리자에 의해 구성된다는 점이다. 분석가 가설로는 CXL 스위치 및 패브릭 관리자 채택이 서버 메모리 계층 구조에 변화를 줄 수 있으나, 원문은 구체적인 제품·고객·일정을 제공하지 않아 미확인이다. 공급 배분·고객 인증·제품 믹스·투자 일정에 대한 영향은 원문 근거만으로 판단할 수 없으며, CXL 채택 확대 시 서버 DDR 수요 증가 가능성과 지연 시간 요구 사항 충족 여부가 관건이다. 반대 근거로는 CXL 2.0의 메모리 공유 제한과 인증 불필요 언급이 실제 채택을 지연시킬 수 있다. 확인할 지표는 CXL 스위치 제품 출시, 서버 OEM의 CXL 지원 시스템 출하, CXL 메모리 컨트롤러 인증 사례이다.
한국어 번역 읽기
수집된 원문 v1의 전체 본문 기준 · 5487자
최근 CXL™ 컨소시엄 웨비나에서는 CXL 2.0 사양의 메모리 풀링 기능에 대한 심층 분석을 제공하고, CXL 기반 스위치 및 패브릭 솔루션의 채택과 관리를 용이하게 하기 위한 인벤토리 및 자원 할당용 표준 패브릭 관리자(Fabric Manager)를 소개했습니다.
이전 웨비나 Q&A 블로그 게시물에서는 데이터 보안과 CXL 패브릭 관리에 관한 참석자 질문에 답변했습니다. 이 게시물은 스위칭, 다중 논리 장치(MLD), 기타 메모리 풀링 주제에 관한 질문에 대한 답변을 제공합니다.
**스위칭 질문**
**스위치 없는 메모리 풀링의 경우, 열거는 어떻게 이루어집니까? 모든 장치가 버스 0, 장치 0에 있습니까? 호스트는 여러 장치를 주소 지정하고 있다는 것을 인지해야 합니까?**
각 포트는 호스트에 완전히 호환되는 SLD 장치를 제공합니다. 열거는 직접 연결된 SLD 장치와 정확히 동일합니다.
**"CXL 2.0 스위칭을 통한 메모리 확장" 슬라이드에서 D1-D6은 CXL.mem 장치입니까, 아니면 메모리 서브시스템(예: *DRAM 컨트롤러 + DIMM)입니까?**
D1-D6은 개별 CXL Type 3 메모리 컨트롤러입니다.
**Microchip의 최신 PCIe 스위치는 CXL 스위치입니까? 다른 공급업체가 CXL 스위치를 제공하고 있습니까? 스위치에서 몇 개의 CXL 포트를 예상합니까?**
회원사 제품, 기능 또는 일정에 대해 논평할 수 없습니다. 직접 문의하십시오.
**단일 스위치 계층에서 도입되는 대략적인 지연 시간(ns)은 얼마입니까?**
장치 구현의 지연 시간에 대해 논평할 수 없습니다.
**다중 논리 장치 질문**
**MLD 링크가 CXL.io 또는 CXL.mem vLSM 중 하나에 대해 저전력 상태로 진입하려고 할 때, 관련 vLSM은 L1로 진입하기 위해 모든 논리 장치의 동의를 얻어야 합니까?**
MLD 링크는 CXL.io 및 CXL.mem 데이터 링크 계층이 저전력 상태에 도달했을 때 저전력 상태로 진입할 수 있습니다. 데이터 링크 계층은 모든 논리 장치 간에 공유됩니다.
**각 CXL MLD는 자체 구성 공간을 가져야 합니까(예: 16개 MLD가 있는 장치는 16개의 Device 0, Function0 CFG 레지스터 + FMLD용 1개)? 각 MLD 자체가 여러 물리적 및 가상 기능을 포함할 수 있습니까?**
MLD의 각 논리 장치는 CXL.io 구성 공간, CXL.io 메모리 공간, CXL.mem 메모리 공간을 가진 CXL 장치를 나타냅니다. 각 논리 장치는 다중 기능 또는 SR-IOV일 수 있습니다.
**다중 포트 직접 연결 MLD 장치에서 각 업스트림 포트가 SLD 엔드포인트라고 말씀하셨습니까?**
직접 연결된 다중 포트 Type 3 메모리 컨트롤러는 각 호스트에 SLD 장치만 제공할 수 있습니다. 두 SLD 장치 간 상호 작용의 구성 및 제어는 공급업체 정의입니다.
**MLD 장치가 모든 광고된 논리 장치를 대표/제어하기 위해 (CXL.io에서) 단일 기능을 갖는 것이 허용됩니까?**
MLD는 논리 장치로 구성되며, 각 논리 장치는 CXL.io 및 CXL.mem을 지원합니다. 논리 장치는 호스트에 바인딩되며 호스트는 논리 장치를 열거하고 구성할 책임이 있습니다.
**이 예에서 장치 2는 H1에 대해 D1보다 적은 대역폭을 생성할 수 있습니다.**
대역폭은 누가 관리합니까? MLD 장치 대역폭은 호스트 간 공유 자원입니다. 대역폭 할당은 패브릭 관리자가 구성하고 논리 장치를 통해 호스트에 전달되는 매개변수입니다.
**비휘발성 메모리와의 동적 재할당이 어떻게 작동하는지 고려하셨습니까?**
CXL은 재할당 전에 비휘발성 메모리의 보안 삭제를 지원합니다.
**MLD의 모든 논리 장치에 대해 단일 물리 계층이 있습니까?**
스위치와 MLD 구성 요소 사이에 하나의 물리 계층이 있습니다. 링크는 스위치의 FM과 Type 3 풀링 메모리 컨트롤러의 FM 소유 논리 장치가 소유합니다.
**핫 애드 메모리 메커니즘은 언제 필요합니까?**
관리형 핫 애드는 SLD 또는 MLD의 논리 장치를 BIND하는 데 사용됩니다. MLD 내 메모리의 동적 추가는 CDAT 업데이트 알림을 사용합니다.
**기타 메모리 풀링 질문**
**풀링은 Type-3 장치에만 해당합니까? Type 2 장치의 메모리를 풀에 사용하지 않습니까?**
풀링은 CXL Type-3 장치로만 제한됩니다.
**메모리 풀링과 인터리빙이 함께 작동합니까?**
메모리 풀링과 주소 인터리빙은 완전히 별개의 기능입니다. Type 3 풀링 메모리 컨트롤러의 각 논리 장치는 호스트가 구성한 대로 인터리빙을 개별적으로 지원합니다.
**할당 해제 시 메모리 와이프 기능을 수행하기 위한 API가 있습니까?**
CXL 사양 2.0 섹션 9.7.1은 메모리 내용을 지우거나 삭제하는 방법을 설명합니다.
**ISV가 이 기술에 대해 새로운 인증 요구 사항을 요구한다고 보십니까, 아니면 투명해야 합니까?**
일반적으로 이 기술을 사용하는 데 인증이 필요하지 않습니다. 특정 시스템은 CXL 컨소시엄의 범위를 넘어서는 추가 인증 요구 사항이 있을 수 있습니다. 자세한 내용은 컨소시엄에 문의하십시오.
**DPA가 여러 호스트, 즉 HPA에 의해 공유될 수 있습니까?**
CXL 2.0은 장치 물리 메모리의 공유를 지원하지 않으므로 모든 메모리 위치는 하나의 호스트 HDM에만 매핑될 수 있습니다.
**호스트, 스위치 및 장치를 동일한 PCIe 버스에 표시합니까, 아니면 네트워크에 표시합니까?**
CXL은 PCI Express를 기반으로 하며 호스트에 연결된 모든 장치는 트리 토폴로지로 표현됩니다.
**CXL 메모리의 접근 지연 시간은 얼마입니까?**
장치 구현의 지연 시간에 대해 논평할 수 없지만, 일반적으로 호스트가 CXL 기반 DDR 메모리에 접근하는 지연 시간은 호스트가 로컬 DDR 메모리에 접근하는 것과 유사해야 합니다. CXL 기반 스토리지 클래스 메모리는 접근 시간이 더 느릴 것입니다.
이전 웨비나 Q&A 블로그 게시물에서는 데이터 보안과 CXL 패브릭 관리에 관한 참석자 질문에 답변했습니다. 이 게시물은 스위칭, 다중 논리 장치(MLD), 기타 메모리 풀링 주제에 관한 질문에 대한 답변을 제공합니다.
**스위칭 질문**
**스위치 없는 메모리 풀링의 경우, 열거는 어떻게 이루어집니까? 모든 장치가 버스 0, 장치 0에 있습니까? 호스트는 여러 장치를 주소 지정하고 있다는 것을 인지해야 합니까?**
각 포트는 호스트에 완전히 호환되는 SLD 장치를 제공합니다. 열거는 직접 연결된 SLD 장치와 정확히 동일합니다.
**"CXL 2.0 스위칭을 통한 메모리 확장" 슬라이드에서 D1-D6은 CXL.mem 장치입니까, 아니면 메모리 서브시스템(예: *DRAM 컨트롤러 + DIMM)입니까?**
D1-D6은 개별 CXL Type 3 메모리 컨트롤러입니다.
**Microchip의 최신 PCIe 스위치는 CXL 스위치입니까? 다른 공급업체가 CXL 스위치를 제공하고 있습니까? 스위치에서 몇 개의 CXL 포트를 예상합니까?**
회원사 제품, 기능 또는 일정에 대해 논평할 수 없습니다. 직접 문의하십시오.
**단일 스위치 계층에서 도입되는 대략적인 지연 시간(ns)은 얼마입니까?**
장치 구현의 지연 시간에 대해 논평할 수 없습니다.
**다중 논리 장치 질문**
**MLD 링크가 CXL.io 또는 CXL.mem vLSM 중 하나에 대해 저전력 상태로 진입하려고 할 때, 관련 vLSM은 L1로 진입하기 위해 모든 논리 장치의 동의를 얻어야 합니까?**
MLD 링크는 CXL.io 및 CXL.mem 데이터 링크 계층이 저전력 상태에 도달했을 때 저전력 상태로 진입할 수 있습니다. 데이터 링크 계층은 모든 논리 장치 간에 공유됩니다.
**각 CXL MLD는 자체 구성 공간을 가져야 합니까(예: 16개 MLD가 있는 장치는 16개의 Device 0, Function0 CFG 레지스터 + FMLD용 1개)? 각 MLD 자체가 여러 물리적 및 가상 기능을 포함할 수 있습니까?**
MLD의 각 논리 장치는 CXL.io 구성 공간, CXL.io 메모리 공간, CXL.mem 메모리 공간을 가진 CXL 장치를 나타냅니다. 각 논리 장치는 다중 기능 또는 SR-IOV일 수 있습니다.
**다중 포트 직접 연결 MLD 장치에서 각 업스트림 포트가 SLD 엔드포인트라고 말씀하셨습니까?**
직접 연결된 다중 포트 Type 3 메모리 컨트롤러는 각 호스트에 SLD 장치만 제공할 수 있습니다. 두 SLD 장치 간 상호 작용의 구성 및 제어는 공급업체 정의입니다.
**MLD 장치가 모든 광고된 논리 장치를 대표/제어하기 위해 (CXL.io에서) 단일 기능을 갖는 것이 허용됩니까?**
MLD는 논리 장치로 구성되며, 각 논리 장치는 CXL.io 및 CXL.mem을 지원합니다. 논리 장치는 호스트에 바인딩되며 호스트는 논리 장치를 열거하고 구성할 책임이 있습니다.
**이 예에서 장치 2는 H1에 대해 D1보다 적은 대역폭을 생성할 수 있습니다.**
대역폭은 누가 관리합니까? MLD 장치 대역폭은 호스트 간 공유 자원입니다. 대역폭 할당은 패브릭 관리자가 구성하고 논리 장치를 통해 호스트에 전달되는 매개변수입니다.
**비휘발성 메모리와의 동적 재할당이 어떻게 작동하는지 고려하셨습니까?**
CXL은 재할당 전에 비휘발성 메모리의 보안 삭제를 지원합니다.
**MLD의 모든 논리 장치에 대해 단일 물리 계층이 있습니까?**
스위치와 MLD 구성 요소 사이에 하나의 물리 계층이 있습니다. 링크는 스위치의 FM과 Type 3 풀링 메모리 컨트롤러의 FM 소유 논리 장치가 소유합니다.
**핫 애드 메모리 메커니즘은 언제 필요합니까?**
관리형 핫 애드는 SLD 또는 MLD의 논리 장치를 BIND하는 데 사용됩니다. MLD 내 메모리의 동적 추가는 CDAT 업데이트 알림을 사용합니다.
**기타 메모리 풀링 질문**
**풀링은 Type-3 장치에만 해당합니까? Type 2 장치의 메모리를 풀에 사용하지 않습니까?**
풀링은 CXL Type-3 장치로만 제한됩니다.
**메모리 풀링과 인터리빙이 함께 작동합니까?**
메모리 풀링과 주소 인터리빙은 완전히 별개의 기능입니다. Type 3 풀링 메모리 컨트롤러의 각 논리 장치는 호스트가 구성한 대로 인터리빙을 개별적으로 지원합니다.
**할당 해제 시 메모리 와이프 기능을 수행하기 위한 API가 있습니까?**
CXL 사양 2.0 섹션 9.7.1은 메모리 내용을 지우거나 삭제하는 방법을 설명합니다.
**ISV가 이 기술에 대해 새로운 인증 요구 사항을 요구한다고 보십니까, 아니면 투명해야 합니까?**
일반적으로 이 기술을 사용하는 데 인증이 필요하지 않습니다. 특정 시스템은 CXL 컨소시엄의 범위를 넘어서는 추가 인증 요구 사항이 있을 수 있습니다. 자세한 내용은 컨소시엄에 문의하십시오.
**DPA가 여러 호스트, 즉 HPA에 의해 공유될 수 있습니까?**
CXL 2.0은 장치 물리 메모리의 공유를 지원하지 않으므로 모든 메모리 위치는 하나의 호스트 HDM에만 매핑될 수 있습니다.
**호스트, 스위치 및 장치를 동일한 PCIe 버스에 표시합니까, 아니면 네트워크에 표시합니까?**
CXL은 PCI Express를 기반으로 하며 호스트에 연결된 모든 장치는 트리 토폴로지로 표현됩니다.
**CXL 메모리의 접근 지연 시간은 얼마입니까?**
장치 구현의 지연 시간에 대해 논평할 수 없지만, 일반적으로 호스트가 CXL 기반 DDR 메모리에 접근하는 지연 시간은 호스트가 로컬 DDR 메모리에 접근하는 것과 유사해야 합니다. CXL 기반 스토리지 클래스 메모리는 접근 시간이 더 느릴 것입니다.
브리프용 요약 초안
CXL 컨소시엄이 CXL 2.0 메모리 풀링의 기술적 세부 사항을 공개했다. 풀링은 Type-3 장치에만 제한되며, CXL 2.0은 장치 물리 메모리의 다중 호스트 공유를 지원하지 않는다. 실제 제품 출시나 고객 채택 사례는 아직 확인되지 않았다.
원문 텍스트
원문 열기 ↗The recent CXL™ Consortium webinar provided a deep dive into the memory pooling features of the CXL 2.0 specification and introduced the standardized fabric manager for inventory and resource allocation to enable easier adoption and management of CXL-based switch and fabric solutions.
In the previous webinar Q&A blog post, we answered questions from attendees about data security and CXL fabric management. This post provides answers to questions about switching, multi-logical devices (MLD), and other memory pooling topics.
**Switching Questions**
**In case of memory pooling without a switch, how is the enumeration done? All devices are on Bus 0, Device 0. Is the host supposed to be aware that it is addressing multiple devices?**
Each port presents a fully compliant SLD device to the host. Enumeration is exactly the same as a direct attached SLD device.
**In the slide “Memory Expansion with CXL 2.0 switching,” are D1-D6 CXL.mem devices or a memory subsystem (*DRAM controller + DIMMs, for example)?**
D1-D6 are individual CXL Type 3 Memory Controllers.
**Is Microchip newest PCIe switch a CXL switch? Any other vendor is providing the CXL switch? How many CXL ports do we expect from the switch?**
We cannot comment on member company products, features, or timelines. Please contact them directly.
**What will be the approximate latency (in ns) introduced by a single switch layer?**
We can’t comment on the latency for a device implementation.
**Multi-Logical Device Questions**
**When a MLD link tries to enter low-power for either CXL.io or CXL.mem vLSM, does the related vLSM have to get ALL of the logical devices agreement to enter L1?**
An MLD link can enter a low power state when CXL.io and CXL.mem data link layers have reached a low power state. The data link layers are shared between all Logical Devices.
**Should each CXL MLD have its own configuration space (as in a device with 16 MLD will have 16 Device 0, Function0 CFG registers + 1 for FMLD). Can each MLD itself contain multiple physical and virtual functions?**
Each Logical Device in an MLD represent a CXL Device with CXL.io Configuration space, CXL.io Memory Space, and CXL.mem Memory space. Each Logical Device can be multi-function or SR-IOV.
**In the multi-ported, direct attached, MLD devices, did you say that each upstream port is a SLD endpoint?**
A direct attached multi-ported Type 3 memory controller can only present an SLD device to each host. Configuration and Control of the interaction between the two SLD devices is Vendor Defined.
**Is it allowed for a MLD device to have one single function (in CXL.io) to represent/control all the advertised logical devices?**
An MLD is made up of Logical Devices, each of which support CXL.io and CXL.mem. A Logical Device is bound to a host and the host is responsible for enumerating and configuring the Logical Device.
**In this example, Device 2 may produce less bandwidth for H1 than D1.**
Who manages bandwidth? An MLD device bandwidth is a shared resource between the Hosts. Bandwidth allocation is a parameter configured by the Fabric Manager and communicated to the host through its Logical Device.
**Have you thought about how the dynamic reallocation works with non-volatile memory?**
CXL supports secure erase of non-volatile memory prior to reallocation.
**Is there a single Physical Layer for all logical devices in an MLD?**
There is one physical layer between the switch and the MLD Component. The link is owned by the FM in the switch and by the FM-owned Logical Device in the Type 3 Pooled Memory Controller.
**When do we need hot-add memory mechanism?**
Managed Hot Add is used for BINDing an SLD or Logical Device of an MLD. Dynamic addition of memory within an MLD uses CDAT update notification.
**Other Memory Pooling Questions**
**Is pooling only specific to Type-3 devices? You would not use memory in a Type 2 device in a pool?**
Pooling is limited to CXL Type-3 devices only.
**Do memory pooling and interleaving work together?**
Memory Pooling and address interleaving are entirely separate features. Each Logical Device in a Type 3 Pooled Memory Controller individually support interleaving as configured by the host.
**Is there an API for preforming a memory wipe functions upon deallocation?**
CXL Specification 2.0 Section 9.7.1 describes the methods to erase or clear the memory contents.
**Do you view ISVs requiring new certification requirement for this technology or will/should it be transparent to them?**
Generally, no certification is required for using this technology. A specific system may have additional certification requirements that are above and beyond the scope of the CXL Consortium. Please connect with the consortium for more details.
**Can the DPA be shared by multiple hosts, i.e. HPA?**
CXL 2.0 does not support sharing of device physical memory so any memory location can only be mapped to one host’s HDM
**Are you showing the hosts, switch and devices on the same PCIe bus or are you showing the hosts, switches and devices on a network?**
CXL builds on PCI Express and all devices attached to a host are represented in a tree topology.
**What would be the latency of access for CXL memory?**
We can’t comment on the latency for a device implementation, but in general the latency for the Host accessing CXL based DDR memory needs to be similar to the Host accessing local DDR memory. CXL based Storage Class Memory will have slower access time.
In the previous webinar Q&A blog post, we answered questions from attendees about data security and CXL fabric management. This post provides answers to questions about switching, multi-logical devices (MLD), and other memory pooling topics.
**Switching Questions**
**In case of memory pooling without a switch, how is the enumeration done? All devices are on Bus 0, Device 0. Is the host supposed to be aware that it is addressing multiple devices?**
Each port presents a fully compliant SLD device to the host. Enumeration is exactly the same as a direct attached SLD device.
**In the slide “Memory Expansion with CXL 2.0 switching,” are D1-D6 CXL.mem devices or a memory subsystem (*DRAM controller + DIMMs, for example)?**
D1-D6 are individual CXL Type 3 Memory Controllers.
**Is Microchip newest PCIe switch a CXL switch? Any other vendor is providing the CXL switch? How many CXL ports do we expect from the switch?**
We cannot comment on member company products, features, or timelines. Please contact them directly.
**What will be the approximate latency (in ns) introduced by a single switch layer?**
We can’t comment on the latency for a device implementation.
**Multi-Logical Device Questions**
**When a MLD link tries to enter low-power for either CXL.io or CXL.mem vLSM, does the related vLSM have to get ALL of the logical devices agreement to enter L1?**
An MLD link can enter a low power state when CXL.io and CXL.mem data link layers have reached a low power state. The data link layers are shared between all Logical Devices.
**Should each CXL MLD have its own configuration space (as in a device with 16 MLD will have 16 Device 0, Function0 CFG registers + 1 for FMLD). Can each MLD itself contain multiple physical and virtual functions?**
Each Logical Device in an MLD represent a CXL Device with CXL.io Configuration space, CXL.io Memory Space, and CXL.mem Memory space. Each Logical Device can be multi-function or SR-IOV.
**In the multi-ported, direct attached, MLD devices, did you say that each upstream port is a SLD endpoint?**
A direct attached multi-ported Type 3 memory controller can only present an SLD device to each host. Configuration and Control of the interaction between the two SLD devices is Vendor Defined.
**Is it allowed for a MLD device to have one single function (in CXL.io) to represent/control all the advertised logical devices?**
An MLD is made up of Logical Devices, each of which support CXL.io and CXL.mem. A Logical Device is bound to a host and the host is responsible for enumerating and configuring the Logical Device.
**In this example, Device 2 may produce less bandwidth for H1 than D1.**
Who manages bandwidth? An MLD device bandwidth is a shared resource between the Hosts. Bandwidth allocation is a parameter configured by the Fabric Manager and communicated to the host through its Logical Device.
**Have you thought about how the dynamic reallocation works with non-volatile memory?**
CXL supports secure erase of non-volatile memory prior to reallocation.
**Is there a single Physical Layer for all logical devices in an MLD?**
There is one physical layer between the switch and the MLD Component. The link is owned by the FM in the switch and by the FM-owned Logical Device in the Type 3 Pooled Memory Controller.
**When do we need hot-add memory mechanism?**
Managed Hot Add is used for BINDing an SLD or Logical Device of an MLD. Dynamic addition of memory within an MLD uses CDAT update notification.
**Other Memory Pooling Questions**
**Is pooling only specific to Type-3 devices? You would not use memory in a Type 2 device in a pool?**
Pooling is limited to CXL Type-3 devices only.
**Do memory pooling and interleaving work together?**
Memory Pooling and address interleaving are entirely separate features. Each Logical Device in a Type 3 Pooled Memory Controller individually support interleaving as configured by the host.
**Is there an API for preforming a memory wipe functions upon deallocation?**
CXL Specification 2.0 Section 9.7.1 describes the methods to erase or clear the memory contents.
**Do you view ISVs requiring new certification requirement for this technology or will/should it be transparent to them?**
Generally, no certification is required for using this technology. A specific system may have additional certification requirements that are above and beyond the scope of the CXL Consortium. Please connect with the consortium for more details.
**Can the DPA be shared by multiple hosts, i.e. HPA?**
CXL 2.0 does not support sharing of device physical memory so any memory location can only be mapped to one host’s HDM
**Are you showing the hosts, switch and devices on the same PCIe bus or are you showing the hosts, switches and devices on a network?**
CXL builds on PCI Express and all devices attached to a host are represented in a tree topology.
**What would be the latency of access for CXL memory?**
We can’t comment on the latency for a device implementation, but in general the latency for the Host accessing CXL based DDR memory needs to be similar to the Host accessing local DDR memory. CXL based Storage Class Memory will have slower access time.